3D NAND 고적층의 세 가지 병목과 개발 우선순위

3D NAND의 새로운 세대를 개발하면서 셀 층수를 늘리는 방안을 검토한다고 가정해 보겠습니다. 메모리 셀을 더 촘촘하게 배치하면 용량은 늘릴 수 있지만, 선택게이트 컷이 채널에 가까워지고, 전하가 인접 셀 사이로 이동하거나, 깊은 채널홀의 식각 프로파일이 흔들리는 문제가 더 어려워집니다. 이 세 문제는 모두 집적도와 관련되지만 같은 기술적 대안으로 해결되지는 않습니다.

이번 글에서는 YMTC의 2026년 미국 공개출원 세 건과 Adeia의 미국 등록특허·후속 공개출원을 대조합니다. 목표는 어느 회사의 특허가 더 넓다고 순위를 매기는 것이 아니라, 공정개발팀이 무엇을 먼저 바꾸고 어떤 시험을 거쳐야 하는지 결정하는 것입니다. 공개출원은 등록권리가 아니라 심사·보정에 따라 청구범위가 달라질 수 있으므로 등록특허와 구분해 읽습니다.

1. 층수를 늘린 다음에는 z-피치와 채널홀이 문제를 바꿉니다

3D NAND는 워드라인(WL)과 절연층을 수직으로 교대 적층하고, 이를 관통하는 채널홀의 측벽에 전하차단층·질화물 전하트랩층·터널절연막·폴리실리콘 채널 등을 형성합니다. 각 워드라인 높이에서 저장 셀이 만들어지고, 상단의 TSG(Top Select Gate)는 저장 셀과 별도로 메모리 스트링의 연결 여부를 제어합니다.

셀 층간 간격인 z-피치를 줄이면 같은 높이에서 더 많은 셀을 구현할 여지가 있지만, 인접 워드라인의 전기장 간섭과 연속적인 전하트랩층을 따라 이동하는 전하의 영향도 커질 수 있습니다. imec의 2025년 z-피치 연구 해설은 워드라인 사이의 airgap으로 셀 간 정전결합을 줄이는 접근과, SiN 전하트랩층을 분리해 전하이동을 억제하는 접근을 서로 구분합니다. imec에서 제시한 제한된 층수의 시험소자 결과는 아래 공개특허의 양산수율을 증명하는 자료가 아닙니다.

공정 측면에서도 적층 높이가 증가하면 채널홀의 깊이 대비 직경, 즉 종횡비(aspect ratio)가 커집니다. 깊이에 따른 홀 직경 변화(taper), 휨(bowing), 비틀림(twisting), 하부 미도달과 두 층의 홀 정렬은 각각 다른 결함 원인이 됩니다. 단면상 층수가 동일한 제품이라도 제조단계의 구성이 달라질 수 있으므로 구조와 제조순서를 분리해서 살펴야 합니다.

2. 첫 번째 선택: TSG 주변 전하트랩을 언제, 어디서 제거할 것인가

YMTC의 US20260113947A1은 2026년 4월 23일 공개된 제조방법 출원입니다. 공개 독립항 1은 절연층 교대적층과 수직 채널구조를 형성한 뒤, 적층 상단의 일부 층을 제거해 TSG 컷 터널을 만들고 전하트랩층의 일부를 노출시킨 다음, 노출된 전하트랩 부분을 제거하고 TSG 도전층을 형성하는 순서를 요구합니다.

위 공정도 Fig. 4는 적층 형성(S405), 채널 형성(S420), TSG 컷 개구(S425), 컷 터널 형성(S430), TSG 절연층·도전층 형성(S435)을 나눠 보여줍니다. 다만 도면의 상자만 따라가면 독립항 1에 기재된 ‘컷 터널에서 노출된 전하트랩 부분 제거’ 단계를 놓칠 수 있습니다. 제조방법 청구항에서는 최종 단면의 모양뿐 아니라 실제 제거행위와 그 순서가 중요합니다.

이 기술이 겨냥하는 물리적 문제는 TSG 선택트랜지스터 주변의 비의도적 전하포획·문턱전압 변동입니다. 명세서는 전하트랩이 적은 TSG 절연구조를 통해 선택트랜지스터의 제어특성을 개선할 수 있다고 설명합니다. 그러나 저트랩(low-trap) 절연층의 구체적인 추가구성은 종속항 4에 놓입니다. 독립항 1을 해석하면서 종속항 4의 물성을 일률적으로 필수구성이라고 표시하면 보호범위를 잘못 읽게 됩니다.

기업이 해당 접근을 검토한다면 TSG 컷 형성 전후의 전하트랩 잔류 정도, 선택트랜지스터의 문턱전압 분포, 누설전류, 읽기·소거 반복조건을 함께 측정해야 합니다. 제조방법의 차이를 평가하려면 컷 터널이 언제 열렸고 어떤 선택식각에서 노출막이 제거됐는지 공정 레시피와 중간 단면도 필요합니다.

3. 두 번째 선택: 선택채널을 이동할 것인가, TSG 컷의 경로를 바꿀 것인가

같은 YMTC의 US20260129856A1은 2026년 5월 7일 공개된 완성 소자구조 관련 출원입니다. 공개 독립항 1은 저장 스택의 storage channel과 그 위 선택 스택의 selection channel이 서로 연결되면서, TSG 컷에 인접한 선택채널 중심이 저장채널 중심에서 컷의 반대방향으로 이동(off-axis)한 구조를 요구합니다. TSG 컷과 선택채널 사이의 거리를 늘려 공정여유(process window)를 확보하는 접근입니다.

이 Fig. 3은 적층 방향 단면이 아닌 평면 배치입니다. 점선 원으로 표시된 채널 사이를 TSG 컷(160)이 파형으로 통과하는 모습을 확인할 수 있습니다. 바로 이 wave-shaped cut은 공개 독립항 11의 중심구성입니다. 반면 독립항 1의 중심은 선택채널의 상대적 위치 이동이며, 파형 형상은 종속항 9에서 추가됩니다. 또한 독립항 11에는 off-axis 이동이 필수로 쓰이지 않고 종속항 19에서 더해집니다.

이는 회피설계 검토에서 중요한 차이입니다. 선택채널의 중심을 일치시켰다는 사실이 독립항 1의 문언 비교에는 의미가 있더라도, 별도 독립항 11의 파형 컷까지 검토가 끝났다는 뜻은 아닙니다. 반대로 컷을 직선으로 만들더라도 다른 채널 중심·거리 관련 독립항의 구성은 따로 살펴야 합니다.

개발팀은 두 안을 동일한 기준으로 비교할 수 있습니다. 컷과 선택채널 사이의 최소거리, 채널 접속부의 오버레이 오차, 컷 식각의 CD 변동과 인접 선택트랜지스터의 전기적 분리 특성입니다. 여기서 선택채널 이동과 파형 컷이 서로 대체 가능한 기술인지 여부는 실제 레이아웃 밀도와 공정능력·성능시험에 따라 판단해야 합니다.

4. 세 번째 선택: 전하트랩은 셀 높이마다 분리하고 채널은 연결할 수 있는가

YMTC의 US20260082553A1은 2026년 3월 19일 공개된 3D 메모리 구조 출원입니다. 독립항 1은 적층을 관통하는 채널구조 내부의 charge-storage layer가 높이 방향으로 분리된 charge-storage portions를 가지면서, 인접 채널 사이의 isolation structure 및 워드라인·절연층 높이에 따른 채널구조 반경 차이를 요구합니다.

원공보 Fig. 6·7을 보면 채널구조가 지나가는 위치에서 게이트층(112)과 절연층(111)에 대응하는 형상이 달라집니다. 이 그림은 **높이별 전하저장 부분의 분절**을 읽기 위한 구조도입니다. 같은 특허의 독립항 13은 charge-blocking portions의 high-k 절연물과 반경관계를 포함하지만 독립항 1의 isolation structure를 그대로 필수로 옮겨 놓지 않았습니다. 반대로 독립항 1에서 high-k는 종속항 3의 추가구성입니다.

중요한 물리적 차이는 선택게이트 근처의 트랩을 제거하는 앞선 출원과, 각 메모리 셀 높이에서 전하가 인접 셀로 이동하는 경로를 분절하는 이 출원이 동일한 문제가 아니라는 사실입니다. 또한 전하저장층이 분리됐다고 터널절연막과 도전채널까지 모두 끊어졌다는 의미는 아닙니다. 공개청구항의 일부 종속항은 연속적인 tunneling layer와 channel layer를 오히려 명시합니다.

전하저장층 분절을 선택할 때에는 retention, 셀 간 간섭(Z-interference), 프로그램·소거 반복 후 문턱전압 이동, 읽기 교란(read disturbance)을 같은 구조의 비교군에서 살펴야 합니다. 2024년 confined nitride trap 연구와 2026년 concave/convex 채널 관련 TCAD 연구는 해당 물리적 가설을 설명하지만, 공개출원에 기재된 소자의 실제 측정성능이나 양산수율을 대신하는 근거로 사용해서는 안 됩니다.

5. 채널홀을 두 번 식각하는 경우에도 공정특허는 서로 다릅니다

높은 적층을 한 번에 관통하는 식각이 어렵다면 서로 다른 높이의 홀을 형성해 연결할 수 있습니다. 하지만 홀을 두 번 만들었다는 결과만으로 제조방법이 같다고 볼 수는 없습니다. Adeia의 미국 등록특허 US12035529B2 독립방법항 1은 적층의 첫 면에서 첫 홀을 형성하고, 제2 기판을 접합한 뒤 원래 기판을 제거하고, 반대쪽 면에서 두 번째 홀을 첫 홀과 정렬·연결하는 순서를 요구합니다.

반면 관련 후속 공개출원 US20260052693A1의 독립항 18은 로직층 위 첫 스택의 홀을 식각하고, 그 위에 제2 스택을 형성한 다음 새 스택의 홀을 정렬해 연장하는 방법을 청구합니다. 두 문헌은 관련 발명군의 서로 다른 미국 출원입니다. 2024년 등록항 1과 2026년 공개항 18을 하나의 등록 권리범위로 섞어서는 안 됩니다.

이 사례는 기술개발의 다음 선택도 바꿉니다. 적층을 먼저 결합하는 공정에서는 bonding interface, 기판 제거와 반대면 식각의 이력을 확인해야 합니다. 순차적으로 제2 스택을 증착하는 공정에서는 스택별 두께와 전구체·적층 공정, 첫 홀과 둘째 홀의 overlay, 중간 충전·세정 및 식각형상을 따로 확인해야 합니다. 두 공정의 최종 단면이 비슷하다고 제조행위의 증거가 동일한 것은 아닙니다.

6. 개발팀이 우선순위를 정할 때는 ‘층수’가 아니라 실패 원인부터 분리해야 합니다

이 표는 직접적인 FTO 결론이 아니라 연구개발 실험과 특허분석을 같은 입력자료로 연결하는 기준입니다. 가령 선택게이트 누설만 문제인데 전하저장층 전체를 재설계한다면 공정 변경비용이 커질 수 있습니다. 반대로 retention이 약해진 원인이 셀 사이 전하이동이라면 TSG 컷 간격만 넓혀서는 필요한 효과를 얻기 어려울 수 있습니다. 문제의 위치와 측정값을 먼저 분리하면 검토해야 할 특허의 범위도 구체화됩니다.

7. INTLAW는 설계 변경과 경쟁권리 대응을 같은 개발자료로 검토합니다

INTLAW는 SK하이닉스 협력사 기술보호 컨설팅과 반도체 장비·웨이퍼 가공기술 IP-R&D에서 실제 기술구조, 공정조건과 경쟁특허 청구항을 함께 분석해 왔습니다. 이러한 경험을 3D NAND 고적층 개발에 적용하면, 먼저 공정팀이 입증할 수 있는 물리구조·공정단계를 정리하고 그 자료를 독립청구항의 구성과 대조하는 순서가 중요합니다.

공정변경 후보는 특허 문언에서 한 부분만 달리한다는 사실로 선택하지 않습니다. 장비에서 구현 가능한 변경인지, 셀의 전기적 동작이 유지되는지, 제조수율과 공정시간에 어떤 영향을 주는지를 비교해야 합니다. 구조항은 완성 소자의 평면·단면을, 제조방법항은 중간 구조와 장비 recipe·작업순서를 함께 검토하면 개발팀이 다음 실험에서 무엇을 확인할지 더 명확해집니다.

마치며 — 다음 공정개발 회의에 남겨야 할 질문

3D NAND의 적층 수가 늘어나는 과정에서 세 기술이 서로 경쟁하는 대체안이라고 생각하면 중요한 지점을 놓칠 수 있습니다. TSG 영역의 트랩 제어는 선택트랜지스터의 문제이고, 셀 높이별 전하저장층의 분절은 전하이동과 retention의 문제이며, 채널홀의 단계별 식각·정렬은 고적층 제조가능성의 문제입니다. 실제 개발에서는 이 문제들이 동시에 나타날 수 있으므로 한꺼번에 성능 개선이라는 숫자로 합치지 않아야 합니다.

다음 설계회의에서는 어느 위치에서 어떤 불량이 발생했는지, 그 원인에 직접 작용하는 구조·공정은 무엇인지, 변경으로 확보할 효과를 어떤 시험으로 입증할지 먼저 결정할 필요가 있습니다. 그다음 경쟁특허를 완성 소자 구조와 제조방법으로 구분해 설계변경·선행조사·후속 출원 우선순위를 정할 수 있습니다.

층수를 늘리는 결정만으로 차세대 NAND가 완성되지는 않습니다. 선택게이트·전하저장층·채널홀 각각에서 해결할 문제와 남길 증거를 정할 때 기술개발과 특허전략이 비로소 같은 방향을 향합니다.