[반도체] SiC 트렌치 MOSFET의 산화막 보호와 온저항 사이의 선택

후지전기·인피니언 미국 등록특허 3건의 p형 차폐영역·JFET 통로·도핑농도비·산화막 이중층과 제조조건을 실제 청구항·원도면 5개로 비교합니다.

:root{--zs-rail:920px;--zs-rail-gutter:25px}.il-board-reading{max-width:920px;margin:0 auto;padding:16px 0 40px;font:400 17px/1.8 "Pretendard Variable",Pretendard,system-ui,sans-serif;color:#263b4c;word-break:keep-all;overflow-wrap:break-word}.il-board-reading .il-eyebrow{font-size:13px;color:#56748a;font-weight:740;margin:0 0 18px}.il-board-reading h1{font-size:clamp(31px,3.25vw,45px);font-weight:760;line-height:1.34;letter-spacing:-.025em;text-wrap:balance;color:#193448;margin:0 0 32px}.il-board-reading h2{font-size:clamp(23px,2.45vw,30px);font-weight:750;line-height:1.43;color:#203d51;border-bottom:1px solid #dbe4ec;padding-bottom:10px;margin:50px 0 18px;text-wrap:balance}.il-board-reading p{line-height:1.84;margin:13px 0 20px}.il-board-reading strong{font-weight:750;color:#1a3c55}.il-board-reading a{color:#225d85;text-decoration:underline;text-underline-offset:3px}.il-board-reading .il-summary{background:#EAF1F7!important;background-color:#EAF1F7!important;background-image:linear-gradient(#EAF1F7,#EAF1F7)!important;padding:19px 22px;margin:16px 0 33px;border:1px solid #d3e0e9;border-left:3px solid #54728a;border-radius:6px}.il-board-reading .il-summary-title{font-size:15px;font-weight:800;color:#203b52;margin-bottom:9px}.il-board-reading .il-summary p{font-size:15px;line-height:1.78;margin:0}.il-board-reading figure.il-figure{margin:27px 0 35px;border-bottom:1px solid #e1e7ed}.il-board-reading figure>a{display:block;text-align:center;padding:6px 0 14px}.il-board-reading figure img{display:block;width:auto;max-width:100%;height:auto;max-height:890px;object-fit:contain;margin:auto}.il-board-reading figcaption{background:#f8fafc;color:#496175;font-size:14px;line-height:1.72;padding:13px 17px}.il-board-reading .il-table{overflow-x:auto;border:1px solid #dae5ed;border-radius:5px;margin:26px 0 35px}.il-board-reading table{width:100%;min-width:680px;border-collapse:collapse;font-size:14.5px;line-height:1.65}.il-board-reading th,.il-board-reading td{padding:14px;border-bottom:1px solid #e3ebef;text-align:left;vertical-align:top}.il-board-reading th{background:#f2f6f9;font-weight:760}.il-board-reading tr:last-child td{border-bottom:0}.il-board-reading .il-author{margin-top:39px;border-top:1px solid #dce5eb;padding:19px 0 12px;font-size:16px}.il-board-reading .il-nav{border-top:1px solid #e3eaef;padding:20px 0;font-size:14px;line-height:1.8}.il-board-reading hr{border:0;border-top:1px solid #e1e8ef;margin:35px 0 10px}@media(max-width:767px){.il-board-reading{padding:94px 16px 58px;font-size:16px}.il-board-reading h1{font-size:32px}.il-board-reading h2{font-size:23px;margin-top:40px}.il-board-reading .il-summary{padding:18px 17px}.il-board-reading figure img{max-height:720px}.il-board-reading figcaption{font-size:13px}.il-board-reading table{min-width:640px;font-size:14px}.il-board-reading th,.il-board-reading td{padding:11px}}

핵심 요약
SiC 트렌치 MOSFET은 게이트 산화막의 전계를 낮추면서 전류통로를 유지해야 합니다. 후지전기·인피니언 미국 등록특허 3건은 JFET 구조, 도핑농도비, 산화막 밀도·제조조건을 각각 청구합니다.

전력반도체 개발팀에서 트렌치 아래 p형 차폐영역을 늘려 게이트 산화막의 전계를 낮췄다고 가정해 보겠습니다. 이 설계가 곧바로 개선된 소자라고 볼 수 있을까요? 전류통로가 좁아져 온저항이 증가하거나 산화막 계면의 신뢰성이 달라지면 판단이 달라집니다. 특허분석에서도 단지 'p형 차폐영역이 있다'는 설명만으로는 서로 다른 권리범위를 구분하기 어렵습니다.
1. 산화막 보호와 전류 흐름은 동시에 설계해야 합니다
SiC(탄화규소)는 높은 임계전계와 고온 특성 때문에 전력변환 소자에 활용됩니다. 수직형 n채널 트렌치 MOSFET을 예로 들면, 게이트에 전압을 인가한 ON 상태에서 트렌치 측벽을 따라 반전채널이 형성되고 전류가 소스에서 드리프트 영역을 거쳐 드레인으로 흐릅니다. 반대로 OFF 상태에서 높은 드레인 전압을 차단하면 트렌치 바닥 모서리에 전계가 집중될 수 있습니다.
트렌치 아래 p형 차폐영역(p-shield)은 그 국부 전계를 낮추는 설계수단이 될 수 있습니다. 하지만 차폐영역이 n형 JFET 전류통로를 지나치게 좁히면 온저항(Ron,sp)이 올라갈 수 있습니다. 따라서 OFF 상태의 최대 산화막 전계·항복전압과 ON 상태의 면적정규화 온저항, 스위칭 특성을 함께 살펴야 합니다. 2024년 SiC Fin-Channel MOSFET 연구와 2025년 p-shield island 관련 IEEE 연구도 서로 다른 소자·시험조건에서 이 상충관계를 검토했습니다.
2. 후지전기 첫 번째 특허 — 두 p형 영역과 JFET의 길이관계를 함께 보호합니다
후지전기의 미국 등록특허 US12720832B2는 2026년 8월 25일 등록됐습니다. 독립 장치항 1은 트렌치 바닥보다 아래의 두 p형 고농도영역을 요구합니다. 첫째 고농도영역은 트렌치 바닥과 마주하되 몸체영역과 떨어져 있고, 둘째는 몸체영역에 닿되 첫째 고농도영역과 트렌치에서 떨어져 있습니다.
원공보 US12720832B2 Fig.1. 트렌치 바닥 쪽 고농도영역 21과 몸체영역에 연결된 영역 22 사이의 JFET 경로를 보십시오. d1(횡방향)과 t1·t2(깊이방향)가 서로 다른 축에 표시돼 있습니다.
더 중요한 점은 두 고농도영역 사이의 n형 JFET 제1구간과 트렌치 측벽까지 이어지는 JFET 제2구간의 접촉관계입니다. 제1 고농도영역은 트렌치 측벽보다 둘째 고농도영역 쪽으로 횡방향 돌출(overhang)되어야 하고, JFET 제2구간의 깊이방향 두께는 이 돌출길이 이하여야 합니다. 둘 다 길이 단위이지만 서로 다른 방향을 측정하는 조건입니다.
등록 종속항 6의 JFET 불순물 농도 5.0×10¹⁶~1.6×10¹⁷cm⁻³와 종속항 8의 돌출길이 0.25~0.4μm는 추가 한정입니다. 그 수치를 독립항 1에 임의로 집어넣어서는 안 됩니다. 이 구조를 실제 제품과 비교할 때는 마스크 레이아웃 외에도 주입·열처리 후 단면의 도핑 경계와 두 고농도영역의 이격·접촉을 확인해야 합니다.
원공보 US12720832B2 Fig.3. 가로축 RonA와 세로축 Isat의 비교예 관계입니다. 명세서에서 제시한 조건의 결과로 읽어야 하며, 모든 상용 SiC 소자의 수율·온저항 개선을 보여주는 산업 통계는 아닙니다.
그림은 구조변경을 평가할 때 전류특성과 저항을 함께 비교해야 하는 이유를 이해하게 합니다. 이 특허의 공개공보 US20240297223A1에도 독립항 1의 주요 기하관계가 존재합니다. 공개와 등록 사이에 언제나 독립항이 크게 달라지는 것은 아닙니다.
3. 인피니언 특허 — 도핑농도 150%와 폭 20%는 성능 수치가 아닙니다
인피니언의 미국 등록특허 US12471302B2는 2025년 11월 11일 등록됐습니다. 이 특허는 채널이 형성되는 활성(active) 트렌치 측벽과 다른 트렌치의 비활성(inactive) 측벽에 닿는 차폐영역을 구분하고, 소스 아래 몸체영역과 그 차폐영역의 농도·형상에 주목합니다.
원공보 US12471302B2 Figs.1A–1B. 아래 그림에서 트렌치 측벽과 소스·body·shield의 배치관계를 확인할 수 있습니다. 다만 실제 농도비는 도면 선 굵기로 측정할 수 없고, 동일

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