[반도체] 3D NAND 고적층의 세 가지 병목과 개발 우선순위
박정흠 변리사
YMTC의 2026년 3D NAND 공개출원과 Adeia 등록·공개특허를 비교해 선택게이트 컷, 층별 전하저장층, 고종횡비 채널홀 제조의 서로 다른 개발·경쟁특허 판단과 시험증거를 제시합니다.
:root{--zs-rail:940px;--zs-rail-gutter:24px}.il-board-reading{max-width:940px;margin:0 auto;padding:16px 0 40px;font:400 17px/1.8 "Pretendard Variable",Pretendard,system-ui,sans-serif;color:#293f50;word-break:keep-all;overflow-wrap:break-word}.il-board-reading .il-category{font-size:13px;font-weight:740;color:#56788d;letter-spacing:.015em;margin:0 0 17px}.il-board-reading h1{font-size:clamp(30px,3.08vw,44px);line-height:1.34;color:#1a364b;font-weight:760;letter-spacing:-.028em;text-wrap:balance;margin:0 0 31px}.il-board-reading h2{font-size:clamp(23px,2.43vw,30px);font-weight:750;line-height:1.43;color:#213e51;padding-bottom:10px;border-bottom:1px solid #dce6ed;margin:48px 0 17px;text-wrap:balance}.il-board-reading p{line-height:1.82;margin:14px 0 20px}.il-board-reading strong{color:#204058;font-weight:760}.il-board-reading a{color:#235f87;text-decoration:underline;text-underline-offset:3px}.il-board-reading .il-summary{padding:19px 22px;margin:16px 0 33px;background:#EAF1F7!important;background-color:#EAF1F7!important;background-image:linear-gradient(#EAF1F7,#EAF1F7)!important;border:1px solid #d0dee9;border-left:3px solid #58788c;border-radius:5px}.il-board-reading .il-summary-head{font-size:15px;font-weight:800;color:#234257;margin:0 0 9px}.il-board-reading .il-summary p{margin:0;font-size:15px;line-height:1.76}.il-board-reading figure.il-source{margin:27px 0 34px;background:#fff;border-bottom:1px solid #dce5ec}.il-board-reading figure>a{display:block;text-align:center;padding:7px 0 14px}.il-board-reading figure img{display:block;max-width:100%;width:auto;height:auto;max-height:860px;object-fit:contain;margin:auto}.il-board-reading figcaption{background:#f8fafc;font-size:13.5px;line-height:1.7;color:#4b667b;padding:13px 17px}.il-board-reading figcaption strong{display:block;color:#2a4a60;font-weight:770;margin-bottom:4px}.il-board-reading .il-data{overflow-x:auto;border:1px solid #dbe6ed;border-radius:5px;margin:25px 0 34px}.il-board-reading table{width:100%;min-width:690px;border-collapse:collapse;font-size:14.5px;line-height:1.67}.il-board-reading td,.il-board-reading th{text-align:left;vertical-align:top;padding:14px;border-bottom:1px solid #e3ebf0}.il-board-reading th{font-weight:770;color:#2a475e;background:#f2f6f9}.il-board-reading tr:last-child td{border:0}.il-board-reading .il-author{margin-top:40px;padding:20px 0 12px;border-top:1px solid #dbe5eb;color:#365066;font-size:16px}.il-board-reading .il-author a{font-weight:770}.il-board-reading .il-author span{display:block;font-size:14px;margin-top:8px}.il-board-reading .il-nav{display:flex;gap:11px 23px;flex-wrap:wrap;border-top:1px solid #e3ebf0;padding:17px 0;font-size:14px}@media(max-width:767px){.il-board-reading{font-size:16px;padding:96px 16px 58px}.il-board-reading h1{font-size:32px}.il-board-reading h2{font-size:23px;margin-top:39px}.il-board-reading .il-summary{padding:18px}.il-board-reading figure img{max-height:735px}.il-board-reading figcaption{font-size:12.5px}.il-board-reading table{min-width:660px;font-size:14px}.il-board-reading th,.il-board-reading td{padding:11px}}
핵심 요약3D NAND의 집적도 향상은 적층 수를 늘리는 문제만으로 해결되지 않습니다. 선택게이트 분리, 셀 사이 전하이동, 고종횡비 채널홀의 정렬은 서로 다른 공정·소자 설계의 선택이며, 특허가 요구하는 구성과 검증자료도 다릅니다.
3D NAND의 새로운 세대를 개발하면서 셀 층수를 늘리는 방안을 검토한다고 가정해 보겠습니다. 메모리 셀을 더 촘촘하게 배치하면 용량은 늘릴 수 있지만, 선택게이트 컷이 채널에 가까워지고, 전하가 인접 셀 사이로 이동하거나, 깊은 채널홀의 식각 프로파일이 흔들리는 문제가 더 어려워집니다. 이 세 문제는 모두 집적도와 관련되지만 같은 기술적 대안으로 해결되지는 않습니다.
이번 글에서는 YMTC의 2026년 미국 공개출원 세 건과 Adeia의 미국 등록특허·후속 공개출원을 대조합니다. 목표는 어느 회사의 특허가 더 넓다고 순위를 매기는 것이 아니라, 공정개발팀이 무엇을 먼저 바꾸고 어떤 시험을 거쳐야 하는지 결정하는 것입니다. 공개출원은 등록권리가 아니라 심사·보정에 따라 청구범위가 달라질 수 있으므로 등록특허와 구분해 읽습니다.
1. 층수를 늘린 다음에는 z-피치와 채널홀이 문제를 바꿉니다
3D NAND는 워드라인(WL)과 절연층을 수직으로 교대 적층하고, 이를 관통하는 채널홀의 측벽에 전하차단층·질화물 전하트랩층·터널절연막·폴리실리콘 채널 등을 형성합니다. 각 워드라인 높이에서 저장 셀이 만들어지고, 상단의 TSG(Top Select Gate)는 저장 셀과 별도로 메모리 스트링의 연결 여부를 제어합니다.
셀 층간 간격인 z-피치를 줄이면 같은 높이에서 더 많은 셀을 구현할 여지가 있지만, 인접 워드라인의 전기장 간섭과 연속적인 전하트랩층을 따라 이동하는 전하의 영향도 커질 수 있습니다. imec의 2025년 z-피치 연구 해설은 워드라인 사이의 airgap으로 셀 간 정전결합을 줄이는 접근과, SiN 전하트랩층을 분리해 전하이동을 억제하는 접근을 서로 구분합니다. imec에서 제시한 제한된 층수의 시험소자 결과는 아래 공개특허의 양산수율을 증명하는 자료가 아닙니다.
공정 측면에서도 적층 높이가 증가하면 채널홀의 깊이 대비 직경, 즉 종횡비(aspect ratio)가 커집니다. 깊이에 따른 홀 직경 변화(taper), 휨(bowing), 비틀림(twisting), 하부 미도달과 두 층의 홀 정렬은 각각 다른 결함 원인이 됩니다. 단면상 층수가 동일한 제품이라도 제조단계의 구성이 달라질 수 있으므로 구조와 제조순서를 분리해서 살펴야 합니다.
2. 첫 번째 선택: TSG 주변 전하트랩을 언제, 어디서 제거할 것인가
YMTC의 US20260113947A1은 2026년 4월 23일 공개된 제조방법 출원입니다. 공개 독립항 1은 절연층 교대적층과 수직 채널구조를 형성한 뒤, 적층 상단의 일부 층을 제거해 TSG 컷 터널을 만들고 전하트랩층의 일부를 노출시킨 다음, 노출된 전하트랩 부분을 제거하고 TSG 도전층을 형성하는 순서를 요구합니다.
US20260113947A1 · Fig. 4TSG 컷 개구(S425), 컷 터널 형성(S430), TSG 절연층·도전층 형성(S435) 순서를 표시합니다. 청구항 1은 이 중 컷 터널에서 노출된 전하트랩 부분을 제거하는 단계를 별도로 요구합니다. 공정도에 상자가 따로 없다고 해서 그 문언을 생략해서는 안 됩니다. 원문 청구항·도면 확인
위 공정도 Fig. 4는 적층 형성(S405), 채널 형성(S420), TSG 컷 개구(S425), 컷 터널 형성(S430), TSG 절연층·도전층 형성(S435)을 나눠 보여줍니다. 다만 도면의 상자만 따라가면 독립항 1에 기재된 ‘컷 터널에서 노출된 전하트랩 부분 제거’ 단계를 놓칠 수 있습니다. 제조방법 청구항에서는 최종 단면의 모양뿐 아니라 실제 제거행위와 그 순서가 중요합니다.
이 기술이 겨냥하는 물리적 문제는 TSG 선택트랜지스터 주변의 비의도적
반도체,3D NAND,낸드플래시,고적층,TSG,전하트랩,채널홀,반도체 공정,IP-R&D,경쟁특허,FTO